2025年2月10日更新

開催の趣旨

近年、生成AIの開発が加速度的に進み、かつ一般利用も急速に進む中、半導体のヘテロジニアス化がますます重要になってきています。
今回のイヴニングミーティングには、IEEE EPS Distinguished Lecturer の John H.Lau氏を日本にお招きし、進化を続ける積層技術を2.1D、2.5Dを皮切りに、3D、3.3D、3.5D、さらにFan-Out、Siブリッジ、CoWoSガラスコアまで含めた、最新の技術進捗をご講演いただきます。
IEEE EPS 主催のカンファレンスで同時開催されるProfessional Development Course での豊富なご講演経験をお持ちの Lau氏の講演を、この日本で開催できることをうれしく思います。
なお、慶應義塾大学三田キャンパスでのオンサイトとZoomのハイブリッド形式での開催です。

（オーガナイザー：東北大学　竹内 魁）

開会の挨拶：IEEE EPS Japan Chair 石榑 崇明（慶應義塾大学）
Opening remarks by Prof. Takaaki Ishigure, Chair of IEEE EPS Japan Chapter (Keio University)

Advanced Substrate for Chiplets and Heterogeneous Integration

John H Lau（Unimicron Technology Corporation）

Abstract

Today, most of the package substrates for HPC driven by AI (artificial intelligence) are made by the 2.5D IC integration. In general, for 2.5D or CoWoS (chip on wafer on substrate), the SoC and high bandwidth memories (HBMs) are supported by a TSV-interposer and then solder bump and underfill on a build-up package substrate. However, because of the ever-increasing size of the TSV-interposer, the manufacture yield loss of the TSV-interposer is becoming unbearable. The key players such as NVIDIA, AMD, Intel, SK Hynix, Samsung, Micron, TSMC, etc. are working very hard to eliminate the TSV interposer and put the HBMs directly on top of the SoC (3.3D IC integration). Front-end integration of some of the chiplets (before package heterogeneous integration) can yield a smaller package size and a better performance (3.5D IC integration). In the past few years, 2.3D IC integration or CoWoS-R is getting lots of traction. The motivation is to replace the TSV-interposer with a fan out fine metal L/S redistribution-layer (RDL)-substrate (or organic-interposer). In general, for 2.3D, the package substrate structure (hybrid substrate) consists of a build-up package substrate, solder joints with underfill, and the organic-interposer. Today, 2.3D is already in production. During IEEE/ECTC 2023, TSMC published two papers on replacing the large-size TSV-interposer by LSIs (local silicon interconnects, i.e. Si bridges) and embedding the LSIs in fan-out RDL-substrate. TSMC called it CoWoS-L. Recently, since Intel’s announcement (September 18, 2023) on the glass core substrate for their one-trillion transistors to be shipped before 2030, glass core substrate has been a very hot topic. Since the shipments of co-packaged optics (CPO) by Intel and Broadcom CPO has been getting lots of tractions. In this lecture, the introduction, recent advances, and trends in the substrates of 3.5D IC integration, 3.3D IC integration, 3D IC integration, 2.5D IC integration, 2.3D IC integration, 2.1D IC integration, 2D IC integration, fan-out RDL, embedded Si-bridge, CoWoS-R, CoWoS-L, CPO, and glass core for HPC driven by AI will be discussed. Some recommendations will be provided.

閉会の挨拶： IEEE EPS Japan Vice Chair 高橋 健司（産業技術総合研究所）
Closing remarks by Dr. Kenji Takahashi, Vice Chair of IEEE EPS Japan Chapter (AIST)

IEEE EPS会員		無料
IEEE会員		1,000円
JIEP会員		3,000円
一般		4,000円

    なお、お支払い方法は銀行振込のみになります。
    振込先はお申し込みをされた際にお送りする請求書に記載しています。金額はいずれも不課税です。

参加希望の方は、2025年3月6日（木）までに下記申し込みフォームから、またはメールでお申し込みください。ZoomのURLはイブニングミーティングの前日ないし前々日にお知らせします。

申込先
  産業技術総合研究所　高橋健司
   kenji.takahashi@aist.go.jp

-----申し込み必要情報-----

• メールタイトル：[申し込み] 第64回EPSイブニングミーティング参加
• 氏名：
• 所属：
• メールアドレス：
• 参加方法：オンサイト or Zoom
• 会員資格：IEEE EPS / IEEE / JIEP / 一般
• 会員番号（会員の場合のみ）：
• その他、連絡事項・要望等：
• 請求書・領収書の宛名：
＊宛名の指定がない場合、所属名で発行させて頂きます。

• 録画・録音・撮影の禁止：当イブニングミーティングでは録画・録音・撮影を禁止しています。
  私は録画・録音・撮影の禁止に同意します。
• キャンセルポリシー：当イブニングミーティングはオンライン開催の性質上、ミーティング当日の参加・不参加確認が取りにくいため、Zoom情報送信以降はキャンセルは承れません。
  私はキャンセルポリシーに同意します。

----------ここまで------------

Evening Meetingの内容についての問い合わせ先
　Secretary, IEEE EPS Japan Chapter
　植松 裕 (Yutaka Uematsu)
　日立製作所
　Email: yutaka.uematsu.ws@hitachi.com

ウェブサイトや申し込み方法についての問い合わせ先
　Web Master, IEEE EPS Japan Chapter
　高橋健司 (Kenji Takahashi)
　産業技術総合研究所
　Email: ieee.cpmt.japan@gmail.com