2024年7月2日更新

開催の趣旨

今回のイブニングミーティングは5/27-30にDenverで開催されたECTC 2024で発表された注目講演の中で、W2Wハイブリッドボンディング技術、CMP技術、ガラスコア基板技術、光電融合技術から、各々の分野で最先端の技術をリードされている講師の方４名を厳選して、日本語で講演を頂くものです（1件は英語での発表となります）。 慶應義塾大学日吉キャンパスでのオンサイトとZoomのハイブリッド開催になります。

（オーガナイザー：Rapidus　久田 隆史）

巻頭言

Study of Ultra-Fine 0.4 µm Pitch Wafer-to-Wafer Hybrid Bonding and Impact of Bonding Misalignment

池上友佳子氏（ソニーセミコンダクタソリューションズ株式会社）

Yukako Ikegami (Sony Semiconductor Solutions Corporation)

概要

我々は WoW 接合面に 0.4μm ピッチという超微細な Cu-Cu 接続を可能とするプロセスを開発した． 接合面の Cu パッド形状を緻密かつ均一に制御することで，良好な電気的接続と高信頼性を持つ 0.4 µm ピッチ，50,000,000 接続規模の Cu-Cu 接続を実現した．全体抵抗と接続規模数との間には、優れた直線性が示された。 これは接続毎の抵抗を表し、約 3.2Ω であった。 さらに、接合ミスアライメントが電気特性や信頼性に与える影響を評価した．ミスアライメント値が±200nm の範囲内では、接触抵抗が徐々に増加することが明確であった。これは上部パッドと下部パッドの接触面積の減少が原因と考えられる。さらに約±100nm のミスアライメントまで、接触抵抗はその値の+10%以内に収まることを確認した。これらの内容について報告する．

Abstract

We have devised a novel process integration technique aimed at minimizing the recess of Cu pads, successfully achieving ultra-fine 0.4 μm pitch Cu–Cu connections comprising 50,000,000 links with reliable electrical properties. Notably, no bonding voids were observed throughout the process. A correlation analysis between the total resistance and the number of connection scales demonstrated excellent linearity. The contact resistance per connection, representing the slope of the line, was approximately 3.2 Ω. Our developed process integration method effectively enabled the realization of ultra-fine 0.4 μm pitch Cu–Cu connections with minimal resistance. Additionally, we conducted an evaluation to assess the impact of bonding misalignment on electrical properties and reliabilities. Within the range of ±200 nm misalignment, the contact resistance exhibited a gradual increase due to the decrease in the contact area between the upper and lower pads. Furthermore, our findings confirm that the contact resistance remains within +10% of its value up to a misalignment of approximately ±100 nm.

セリア研磨材による化学的機械研磨プロセスのニューラルネットワークポテンシャル用いた分子動力学計算解析

Advanced Atomic-scale Insights into the Chemical Mechanical Polishing Process with Ceria Abrasives using Molecular Dynamics and Neural Network Potential

奥野好成氏 (株式会社レゾナック フェロー 計算情報科学研究センター長)

Dr. Yoshishige Okuno (Resonac Corporation, Fellow and Head of Research Center for Computational Science and Informatics)

概要

半導体製造において重要な、シリカ基板をセリア研磨材で研磨する化学的機械研磨スラリ ーの開発を進めてきた。この開発の過程において、Open Catalyst Project 2022 データセッ トを学習して構築したニューラルネットワークポテンシャルを用いた分子動力学シミュレ ーションによって解析した。これにより、複雑な化学的および動的な挙動を正確かつ効率よ くシミュレーションすることが可能になった。実際、水中でのセリアとシリカがどのように 反応するかについての洞察が得られ、Ce-O-Si 結合の形成とシリカの加水分解における、ヒ ドロキシル基の濃度の役割等を明確化できた。詳細機構を解析するにあたって、仮想現実技 術を導入し、シミュレーション結果を3次元視覚化できたことが役立った。本手法により、 化学的機械研磨プロセスの理解を深め、化学的機械研磨スラリーの改良に貢献し、ひいては 半導体製造技術における重要な飛躍につながると期待される。

Abstract

We have advanced the development of a Chemical Mechanical Polishing (CMP) slurry for polishing silica substrates with ceria abrasives, which is crucial for semiconductor manufacturing. We integrated Molecular Dynamics simulations with Neural Network Potential for this development, using the Open Catalyst 2022 Dataset to investigate the atomic-scale tribochemical interactions. This approach enables cost-effective and accurate simulations of complex chemical and dynamical behaviors. It offers insights into how ceria and silica adjust their reactivity, emphasizing the role of hydroxyl group concentration and mechanical pressure in forming Ce-O-Si bonds and silica hydrolysis. An introduction of Virtual Reality technology illustrates its role in enhancing the visualization of these simulations, aiding in collaborative advancements. Our findings, focusing on the critical interactions and long-term dynamics between ceria abrasives and silica substrates, facilitate a deeper understanding of the CMP process, contributing to refining CMP slurries and marking a significant leap in semiconductor fabrication technology.

Development of Glass Core Substrate with the Stress Analysis, Transmission Characteristics and Reliability

藤本興冶氏 (大日本印刷株式会社)

概要

近年のデジタルトランスフォーメーション（DX）進展に伴い、半導体実装基板にもさらなる性能向上と高い信頼性が求められています。従来の樹脂基板では極めて狭く配線するファインピッチ化や、パッケージの大面積化などが難しいという課題がありました。これを解決するため、ガラスを用いた実装基板(TGV: Through Glass Via)が注目されています。本報告では、3種類のTGV基板(完全充填、部分充填、コンフォーマル)を用い、熱ストレスシミュレーション、高周波特性、長期信頼性試験を検証した。結果として、3種類すべてのTGV基板で従来の樹脂基板に比べ良好な結果となった。今後、ガラス実装基板の実用化に向けた開発がさらに加速すると考えられる。

Abstract

We have developed a glass core substrate with three types of TGV vias: fully, partially and conformally filled vias. Thermal stress simulation and thermal cycle tests were conducted to evaluate long-term reliability. In the thermal stress simulation, the heat characteristics and thermal stress for two types of via shapes, straight and X-shape, were analyzed, which indicated that straight vias were advantageous for suppressing heat generation, while X-shape was for mitigating thermal stress. The three types of TGV via glass core substrates equipped with RDL (Re-Distribution Layer) have been used for thermal cycle tests. The results demonstrated that the resistance values of all via types remained stable after 1,000 cycles. In terms of the TGV glass core characteristics in the high frequency range, it was confirmed that the transmission loss (s21) of the TGV via section was extremely low at 30GHz, at 0.23dB for fully, 0.34dB for partially and 0.45dB for conformally filled vias. In conclusion, all the three types of TGV vias glass core substrates have been demonstrated to ensure long-term reliability and low loss characteristics in the high frequency range by thermal stress simulations and experiments, which enables us to select the optimal via structure depending on the application.

A Scalable, High-Performance, Wafer-Level processed Optical Engines for Hyperscale Data Centers

Dr. Sajay Bhuvanendran Nair Gourikutty (Agency for Science, Technology and Research (A*STAR))

Abstract

Due to the increase in data volume and evolving data center architectures, there is a growing demand for high-performance optical transceivers. We developed a novel heterogeneous packaging platform for optical transceivers that addresses cost, performance, and form-factor requirements while handling higher data rates. Utilizing a fan-out wafer-level packaging method, this platform enables high-speed electrical interconnects allowing for optimized, small-form-factor packages that surpass the capabilities of monolithic integration. The proposed method cost-effectively integrates individually optimized discrete components such as silicon photonics IC (PIC), electronic ICs (EICs) and III-V semiconductor material laser source.

閉会の辞

IEEE EPS会員		無料
IEEE会員		1,000円
JIEP会員		3,000円
一般		4,000円

    なおお支払い方法は銀行振込のみになります。
    振込先はお申し込みをされた際にお送りする請求書に記載しています。金額はいずれも不課税です。

参加希望の方は、2024年7月24日（水）までに下記申し込みフォームから、またはメールでお申し込みください。ZoomのURLはイブニングミーティングの前日ないし前々日にお知らせします。

申込先
  産業技術総合研究所　高橋健司
   kenji.takahashi@aist.go.jp

-----申し込み必要情報-----

• メールタイトル：[申し込み] 第62回EPSイブニングミーティング参加
• 氏名：
• 所属：
• メールアドレス：
• 参加方法：オンサイト or Web
• 会員資格：IEEE EPS / IEEE / JIEP / 一般
• 会員番号（会員の場合のみ）：
• その他、連絡事項・要望等：
• 請求書・領収書の宛名：
＊宛名の指定がない場合、所属名で発行させて頂きます。

• 録画・録音・撮影の禁止：当イブニングミーティングでは録画・録音・撮影を禁止しています。
  私は録画・録音・撮影の禁止に同意します。
• キャンセルポリシー：当イブニングミーティングはオンライン開催の性質上、ミーティング当日の参加・不参加確認が取りにくいため、Zoom情報送信以降はキャンセルは承れません。
  私はキャンセルポリシーに同意します。

----------ここまで------------

Evening Meetingの内容についての問い合わせ先
　Secretary, IEEE EPS Japan Chapter
　重藤暁津 (Akitsu Shigetou)
　物質・材料研究機構
　Email: shigetou.akitsu@nims.go.jp

ウェブサイトや申し込み方法についての問い合わせ先
　Web Master, IEEE EPS Japan Chapter
　高橋健司 (Kenji Takahashi)
　産業技術総合研究所
　Email: ieee.cpmt.japan@gmail.com