IEEE CPMT Society Japan Chapter

第37回IEEE CPMT Society Japan Chapter イブニングミーティング
37th IEEE CPMT Society Japan Chapter Evening Meeting
（開催報告）

主催: IEEE CPMT Society Japan Chapter

日時：2017年10月6日(金) 16:30 - 18:30
(受付開始 : 16:15)

場所

東京大学　本郷キャンパス　工学部14号館　1階142講義室

概要

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Abstract

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概要

　近年のパワーデバイスは、省エネルギー化の推進によりさらなる大容量化、小型化、かつ高効率化が求められている。これらの要求を満たす新しいパッケージ構造として、電気・熱特性に優れたチップ埋め込み型パワーデバイスパッケージを開発した。本パッケージは、チップを樹脂中に埋め込み、プリント回路基板技術を用いた再配線によりワイヤーを使わず、チップと配線間の接続にはビアを用いている。さらにパワーデバイスチップは、一般的にチップ裏面にも電極を持つことが多いため、チップ両面からの配線接続により両面放熱を実現している。電気・熱シミュレーション評価を行ったところ、本パッケージは従来のワイヤータイプ構造と比較して、オン抵抗、インダクタンスおよび熱抵抗を低減できることが確認された。厚い再配線層、短配線、多数のビア構造により抵抗が低くなり、放熱経路が集中かつ制限されるワイヤータイプと比べて放熱効率が良くなったためだと考えている。今回ビア形成を中心に入念なプロセス設計を行い、テストサンプルを作製した。チップの両面、および側部に深さの異なる3つのフィルドビアを形成することに成功し、簡単なFET動作も確認できた。現在は、信頼性向上について改良を進めている。
Abstract

　For the most efficient and environmentally-friendly applications, power devices are required to have increasingly higher power capacity, increasingly smaller size and increasingly lower power dissipation. An advanced embedded package for power devices was developed specifically to address these requirements. This package embeds dies in a resin layer, includes a redistribution layer (RDL) instead of wire bonding, and connects the dies with the RDL trace through several types of vias. Moreover, a double-sided heat dissipation structure can be formed by the connection between both surface and flip side of the die since power devices usually have electrical pads on both sides. Based on electrical and thermal simulations, the new package has lower electrical resistance, inductance and thermal resistance while the device is “on” than a conventional package that uses wire bond connections. The thicker and short traces and many vias reduced the resistance. In addition, the structure has improved thermal resistance because thermal flow is limited at connection points in the wire bond structure. In a feasibility study, test samples were fabricated and evaluated for design process conditions that impact plating vias, which is essential for the improved electrical and thermal performance of the power device. The three types of via connections are successfully formed on the top, bottom and side of the die. A simple FET operation test has also been performed as well. Other technical issues are now undergoing development testing for complete reliability verification. This presentation will provide some background and important findings from the development effort to date for the new power package.

概要

　本講演ではNCFを用いた3Dスタッキングプロセス“モールドリフロ”の実証例を報告。従来のリフロ接続プロセスは、仮圧着→リフロ炉で接続→オーバーモールドのプロセスフロー。本プロセスは、仮圧着→オーバーモールド→リフロ炉で接続のプロセスフロー。本プロセスは、本接続する前にオーバーモールドを行うため、従来のリフロ接続プロセスと比較して、接続性が向上するだけでなく反り量も低減する。また、生産性は、通常のリフロプロセスと同等であり、UPHは数千PKGとなる。
Abstract

　In this report, we have demonstrated novel high productive 3D stacking process, “Molded reflow”. The process flow is as follows. Plural dies are just stacked without making solder joint, which is pre-bond. Then it is molded with conventional epoxy compound material. Finally, the specimen is gone through reflow chamber heated up to maximum 250℃, where the solder joints are formed. In this process the die stacking and the interconnecting use different facilities and those can be operated parallel. The head for die pick and place doesn’t need temperature cycle, which takes a time. The potential of this process throughput per die is comparable to conventional mass reflow for flip chip application, which is a few thousands units per hour.

概要

　CPUの高機能化に伴う低電圧駆動やトランジスタの増大によって，電源供給の低ノイズ化が求められている。薄膜キャパシタ（TFC）をCPUパッケージ基板に内蔵することで,電源配線の低インピーダンス化およびCPU動作時の電源ノイズ低減が可能となる。一方で，CPU直下の領域に高密度に配置された層間接続ビアや信号配線の存在が，TFCの実効容量を低下させ，内蔵効果を阻害する要因となっている。そのため，TFCの実効容量値を稼ぐための基板製造プロセスの構築，さらには，製品化に向けた信頼性確保が課題になる。これらの課題をクリアし，当社UNIXサーバ「SPARC M12」に適用された，TFC内蔵パッケージ基板構造，電気特性および信頼性試験の検証結果について，本講演で紹介する。
Abstract

　In order to improve CPU performances, power supply stabilization has been required. The CPU package substrate embedded the thin film capacitor (TFC) is useful as a noise reduction technology, because it can reduce impedance of a power supply path. However, the high-density region of traces and vias just under CPU has been caused the reduction of actual capacitance of TFC and the reliability. There are two main issues, the first is to develop a process flow for higher capacitance, the second is to ensure reliability of TFC substrate. In this presentation, we will discuss the effect of TFC and the improvement of power supply management in Fujitsu's new product SPARC M12 servers.