| 日時 | 2004年10月25日(月曜日) 13:00より17:00 | |
| 会場 | ぱるるプラザ京都 5F B会議室 (JR京都駅前) (開場13:00) | |
| 講演概要, 講演者 | ||
| 13:30-15:00 | ||
| 「システムLSI設計における配線モデリング技術」 |
金本 俊幾 (IEEE Fellow, ルネサステクノロジ ) | |
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従来、システムLSIの物理設計においては、配線をRC負荷としてタイミングを
見積もり、制御してきた。 近年、微細化が進んだ概ね130nm以降のプロセスにおいては、Cuを主な材質 とする多層配線が用いられるようになったが、それにより配線に起因する遅延 やクロックスキュー、クロストークなどの問題が顕在化するとともに、配線RC を正確に抽出するために従来にはなかったモデリングを必要とするようになっ てきている。 一方、LSIの高性能化、その中でも高速化に伴い、従来システムLSI上では必 ずしも考慮する必要のなかった配線のインダクタンスが、遅延に影響を及ぼす ことも懸念される。このことは、さらに一歩進んで、配線をランダムに引くの ではなく伝送線路として整え、システムLSI上においてもRCではなく積極的に LCで信号伝播を制御しようという動きにもつながっている。 本講演では、上に述べた微細配線、回路の高速化に伴う物理現象をレビュー し、将来のシステムLSIの物理設計での問題点を紹介する。 | ||
| 15:15-16:45 | ||
| 「Accurate Crosstalk and Timing Analysis of Nanometer-Scale
Digital ICs」 |
Dr. Nishath Verghese(IEEE Fellow, Cadence Design Systems) | |
| The continued scaling of feature sizes has ensured the dominance of
wires in today's digital integrated circuit performance. Both intrinsic
wire delay and wire-to-wire coupling induced delay must be accurately
calculated during static timing analysis prior to chip signoff.
Furthermore, scaling of supply voltages has far exceeded that of MOS
device threshold voltages making gate delay more sensitive to variations
in power supply fluctuations. Accurate computation of the impact of
supply and ground bounce on gate delay today requires more sophisticated
approaches than traditional linear sensitivity-based methods (k-factors).
Temperature inversion effects and variability in modern processes also
demand the use of sophisticated gate models that closely mimic underlying
transistor behavior. This talk will focus on modeling and analysis aspects of static timing and crosstalk analysis in nanometer-scale digital ICs. Gate models that accurately account for long wires, crosstalk, ground bounce, temperature inversion and process variability will be presented. Methods to analyze the interplay of crosstalk and timing (crosstalk depends on timing and timing on crosstalk) will be introduced. Techniques to reduce the pessimism inherent in crosstalk effects on timing will be discussed. The impact of process variability on timing and crosstalk analysis will be discussed. | ||